Laporan Akhir 1
1. Jurnal [kembali]
2. Alat dan Bahan [kembali]
IC 74LS112 adalah rangkaian terpadu (integrated circuit) JK flip-flop yang umum digunakan dalam elektronika digital. 74LS112 merupakan anggota keluarga TTL (transistor-transistor logic) dan dirancang untuk beroperasi dengan catu daya 5 volt.
Berikut adalah beberapa fitur dan karakteristik utama dari IC 74LS112:
Tipe Flip-Flop: 74LS112 adalah JK flip-flop negatif-edge-triggered ganda. Rangkaian ini memiliki dua flip-flop independen dalam satu paket IC.
Input: Setiap flip-flop memiliki dua pin input: J (set) dan K (reset). Input ini mengontrol perubahan keadaan flip-flop.
Input Clock: 74LS112 memiliki input clock umum (CLK) yang memicu perubahan keadaan flip-flop pada tepi jatuh sinyal clock.
Output: Setiap flip-flop memiliki dua pin output: Q dan Q̅ (Q-bar). Output Q mencerminkan keadaan saat ini dari flip-flop, sedangkan output Q̅ adalah komplement dari Q.
Input Asinkron: IC 74LS112 memiliki input preset (PR) dan clear (CLR) asinkron. Ketika input ini diaktifkan, mereka menggantikan clock dan input J/K, memaksa flip-flop ke keadaan tertentu.
Tegangan Operasi: 74LS112 beroperasi dengan tegangan catu daya 5 volt (VCC = 5V). Penting untuk memberikan catu daya yang stabil dalam rentang tegangan yang ditentukan untuk operasi yang benar.
Konfigurasi Pin: IC ini biasanya tersedia dalam paket dual in-line 16-pin (DIP), di mana pin dipetakan untuk berbagai input, output, dan koneksi catu daya.
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja [kembali]
Pada rangkaian percobaan 1 ini menggunakan 4 buah JK flip-flop.
- JK flip-flop 1, kaki S (Set) terhubungan B6', kaki R (Reset) terhubung ke B0, kaki J terhubung ke kaki Q dari JK flip flop kedua, kaki K terhubung ke Q' dari JK flip flop kedua, kaki C terhubung ke output dari gerbang AND dan kaki Q terhubung ke H7 sebagai output.
- JK flip-flop 2, kaki S (Set) terhubung ke B5', kaki R (Reset) terhubung ke B0, kaki J terhubung ke kaki Q dari JK flip flop ketiga, kaki K terhubung ke Q' dari JK flip flop ketiga, kaki C terhubung ke output dari gerbang AND dan kaki Q terhubung ke H6 sebagai output.
- JK flip-flop 3, kaki S (Set) terhubungan B4', kaki R (Reset) terhubung ke B0, kaki J terhubung ke kaki Q dari JK flip flop keempat, kaki K terhubung ke Q' dari JK flip flop keempat, kaki C terhubung ke output dari gerbang AND dan kaki Q terhubung ke H5 sebagai output.
- JK flip-flop 4, kaki S (Set) terhubungan B3', kaki R (Reset) terhubung ke B0, kaki J terhubung ke B1, kaki K terhubung ke B1', kaki C terhubung ke output dari gerbang AND dan kaki Q terhubung ke H4 sebagai output.
Inputan dari gerbang AND berasal dari B2 dan Clock Generator.
Prinsip kerja shift register dapat dijelaskan dengan mengubah nilai dari B0 hingga B6 secara bervariasi. Hal ini memungkinkan pengamatan dan pembuktian terjadinya pergeseran nilai input dan output, serta penentuan jenis shift register yang digunakan, apakah SISO (Serial In Serial Out), SIPO (Serial In Parallel Out), PISO (Parallel In Serial Out), atau PIPO (Parallel In Parallel Out).
Kondisi 1
Pada kondisi ini, B3-B6 diset ke 0 dan dihubungkan ke kaki S pada JK flip flop, sedangkan B0 dan B2 diset ke 1, dan B1 adalah don't care (X). Dengan B3-B6 dalam kondisi 0, kaki S pada JK flip flop tidak aktif karena bekerja pada logika aktif rendah. Kaki R pada JK flip flop dihubungkan dengan B0 yang harus berlogika 1 agar tidak aktif. B2 berfungsi sebagai input untuk gerbang AND, sehingga harus berlogika 1 agar output gerbang AND aktif. Output gerbang AND ini menjadi clock untuk setiap JK flip flop. Pada percobaan ini, data diinput dan digeser satu per satu secara serial. Oleh karena itu, rangkaian ini merupakan SISO karena input masuk satu per satu dan output keluar satu per satu.
Kondisi 2
Dalam kondisi ini, B3-B6 tetap di 0, B0 diset ke 1, B1 adalah don't care (X), dan B2 diberi tanda turun (↓). Setelah semua data diinput secara serial, ketika B2 diberi tanda turun dari logika 1 ke 0, output akan keluar secara bersamaan (paralel). Dengan demikian, rangkaian ini adalah SIPO karena input dimasukkan satu per satu dan outputnya keluar secara bersamaan.
Kondisi 3
Pada kondisi ini, B3-B6 adalah don't care (X), B1 diset ke 0, dan B0 serta B2 diset ke 1. Input diberikan secara bersamaan dengan menekan B3-B6. Dalam hal ini, output akan keluar satu per satu secara bergantian. Maka rangkaian ini merupakan PISO karena input dimasukkan secara paralel dan outputnya keluar secara serial.
Kondisi 4
Di sini, B3-B6 adalah don't care (X), dengan B0 diset ke 1 dan B1 serta B2 diset ke 0. Input diberikan secara bersamaan dengan menekan B3-B6, sehingga output juga keluar secara bersamaan. Oleh karena itu, rangkaian ini adalah PIPO karena input dimasukkan secara paralel dan outputnya juga keluar secara paralel.
5. Video Percobaan [kembali]
6. Analisa [kembali]
7. Link Percobaan [kembali]
Komentar
Posting Komentar